Today’s global digital transformation is driving the need for lower-cost, higher-density DRAM chips, particularly for data center...
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随着集成电路及其组件继续微缩，组件之间的金属互联线和接触件的尺寸也在缩小。其中一个结果为，这些连接器中的电阻越来越高。为生产更紧凑、更快速的电子器件，必须最大限度地降低电阻，以便能够进一步地微缩。
这种更高的电阻所造成的慢化效应通常被称做阻容延迟（或 RC...
The best-in-class Applied Axcela PVD system has demonstrated process superiority and stability with non-uniformities of <2% 1σ over...
应用材料公司的 Aera4 掩膜检测系统是采用 193nm 工作波长的第四代检测工具，它以独特的方式，将真实空间成像技术与前沿的高分辨率成像技术相结合。
Aera4 系统配备了新的光刻级镜头，在标准的高分辨率应用和空间检测中具有更出色的信噪比，因而成为 1x...
应用材料公司的 Aeris™-G 系统是前级泵等离子减降解决方案，相比后级泵减降装置，该解决方案所处理的实际工艺气体量更少且更集中，因此使用的能量更少。在减降过程中，由于 Aeris-G 腔室中较低的氮容量，加上等离子分解，最多可将氮氧化物排放降至接近零的水平。Aeris...
Aeris-Si 是一套用于晶圆厂次洁净室前级管道清洁的综合解决方案，可管理二氧化硅负载并延长泵的使用寿命。该解决方案支持高流量正硅酸四乙酯 (TEOS) 工艺，实现最高沉积速率和产能，同时泵的使用寿命从 1 个月延长至 12 个月甚至更久，从而一年不到即可收回投资。...
Ginestra™ is a software product designed to simulate the operation and electrical characteristics of modern logic (e.g., FinFET, FeFET)...
要达到世界一流水准的光掩膜 CD 均匀度，首先就要确保高质量的光刻胶涂布。在纳米级应用中，很多细微的因素变得重要，包括腔室空气的纯度、温度和湿度，掩模表面的预处理，光刻胶分配和旋涂特性，以及涂胶后烘焙形貌控制。
Sigmameltec 的 CTS...
敏感性掩模材料和掩模使用环境在推动着 193i 和 EUV 光刻中使用的光掩膜清洗方法的发展。掩模清洗工艺已从侵蚀性化学处理演变为更温和的化学制剂结合高频超声波来完成，以去除更小的微粒，获得更洁净的掩模面。
Sigmameltec 的 MRC...
在光掩模制造中使用化学放大型光刻胶，需要严格控制曝光后烘焙 (PEB) 步骤，以完成图形曝光引发的化学反应。最终图形尺寸受烘焙温度和时间的影响，因此烘焙条件必须保持一致且可重复，以确保将曝光工具的 CD 均匀度如实地转印到掩模上。由于烘焙步骤的总热预算对 CD 有显著影响...
在经过严格控制的涂胶、曝光和烘焙工艺处理后，曝光后的光刻胶图案的准确显影，对于保持光掩膜原有的 CD 均匀度至关重要。这需要在掩模表面均匀同步地分配显影液；需要足够的流量来避免显影液损耗，并在所有掩模特征尺寸上实现最佳 CD 线性度；必须隔离各个化学步骤，...
半导体缩放持续稳步扩展到个位数节点，对芯片制造的精度和均匀性提出了越来越高的要求。在早期的技术节点，由于特征尺寸较大，所允许的刻蚀深度、线宽/间距宽度或剖面角的变化范围更大，而不会影响到器件性能。同样，在特征表面偶尔残留的微粒也不会有损器件的可靠性。然而，...
随着半导体技术节点不断缩减，对芯片制造的精度和均匀性要求也越来越严格，从而推动了过去十年来硅刻蚀反应腔的首次全面重新设计。 由此打造的应用材料公司 Centris Sym3 系统，可在关键的刻蚀应用中以前所未有的强大芯片内特征控制能力，提供世界一流的跨晶圆均匀性，在 1x...
在 DPN HD 氮化工艺中，使用低能量脉冲等离子向氧化硅介电层注氮，以在栅叠层的氮氧化硅/多晶硅界面层形成所需的高氮浓度，在硅/氮氧化硅界面层形成低氮浓度，从而保持较高的沟道迁移率。新的化学材料和直接高温晶圆加热工艺，可生成更多剂量的氮来满足 3X 和 2Xnm...
应用材料公司的 Centura Epi 系统是经过全球生产验证的 ~900 200mm 腔室单晶圆、多反应腔室外延硅沉积系统。每个采用辐射加热的工艺腔室均可以提供精确和可重复的沉积条件控制，并可以实现完全无滑移的薄膜、出色的薄膜厚度和电阻率均匀性，以及低缺陷水平。...
在新的 200mm 技术上，应用材料公司 Centura 刻蚀反应器解决了以下难题：MEMS 深宽比 >100:1 的硅刻蚀、SJ MOSFET 一体化硬掩模开槽带以及面向 LED 和功率器件的氧化铟锡和氮化镓等新材料。目前，约有 2,000 台 Centura...
CMOS 技术需要两种类型的晶体管：PMOS和NMOS。对于 PMOS，向沟道施加压缩应力（挤压晶格）最有利于改善其性能，这可以缩短纵距，增强原子间的键耦合，从而提升空穴迁移率。而对于 NMOS，则需要拉伸应力（拉伸晶格），以便增加纵距，...
TSV 为产品设计师在高效空间利用方面提供了新的设计自由度，它不仅使各节点的电路元件能够集成，而且增强了功能与性能，使之优于引线接合和倒装芯片 3D 方案。
器件制造商正在使用各种方案来集成芯片，以便最大限度地提高功能体积比。TSV...
极紫外光 (EUV) 光掩膜用于新式光刻系统中，通过高能、短波长光源，将电路图形转印到晶圆上。EUV 光源的波长约为目前深紫外光刻所用光源波长的十五分之一，从而能够进一步微缩特征尺寸。
EUV 光掩膜与传统的光掩膜截然不同，后者是有选择性地透射 193nm...
应用材料公司的 Centura Tetra Z 光掩膜刻蚀系统性能一流，可满足 10nm 及以下逻辑和存储器件的光掩膜刻蚀需求。新系统进一步提升了业内领先的 Tetra 平台的能力，提供了最佳的 CD 性能，以应对先进分辨率增强技术及将浸没式光刻延伸至四重图形曝光。...
该系统的反应器采用独特设计和工艺技术，既可沉积无掺杂薄膜，又可沉积掺杂薄膜，应用十分广泛，包括沉积浅沟槽隔离层（STI）、金属前电介质层、层间电介质层（ILD）、金属层间电介质层（IMD）和钝化保护层。
钨的电阻率低，电迁移性极小，长期以来一直在逻辑和存储器件中用作接触孔和中段（最底层）连接线（将晶体管与集成电路其余部分相连）的首选填充材料。在早先的技术节点中，由于器件尺寸较大，因而可以使用共形 CVD 沉积法进行钨填充集成。不过，在当前最先进的技术节点下，...
应用材料公司的 Charger UBM PVD 系统为用于芯片封装的金属沉积生产效率和可靠性确立了新的标准。该 Charger 系统专为 UBM、重新分布层 (RDL) 以及 CMOS 图像传感器应用而设计，其线性架构的晶圆输出是其他同类产品两倍以上，从而提供最高生产效率...
应用材料公司的 Endura ALPS（先进低压源）Cobalt PVD（物理气相沉积）系统为高深宽比结构的栅极和接触孔应用提供简单的高性能金属硅化物解决方案。ALPS 技术将钴延伸至 90nm 技术节点以下，可提供优良的钴底部覆盖，且不会对器件造成等离子损伤，...
