skip to main content

マテリアルをつなぐ

パッケージングは半導体チップとシステム本体をつなぐほか、チップを物理的ダメージや水分、湿気、放射線などの過酷な環境から保護します。さらに、パッケージによって放熱させることもできるため、チップを低温に保ち、信頼性を高めることができます。

パッケージングはPPACt改善への重要な鍵の1つです。(PPACt=消費電力、性能、面積あたりコスト、市場投入までの期間)最先端のパッケージング技術によりメモリとプロセッサの距離を近づけ、帯域幅が広がり性能が高まるほか、消費電力も抑えられます。マルチチップパッケージング(複数枚のチップを単一のパッケージに搭載すること)と、ヘテロジニアスインテグレーション(異種デバイスの一体化)は、コスト低減と性能向上をもたらします。これは、必要な機能すべてを単一の大型シリコンダイに実装する代わりに、最もコスト効率の高いプロセス技術を用いて複数のダイを組み合わせるものです。マルチチップパッケージング技術は、 インターポーザ再配線層などの技術を利用して各種のダイを電気的に接続し、デバイス間の距離を従来のマザーボードに比べて大幅に縮めることができます。さらにこのマルチチップパッケージングは、シリコン貫通ビア(TSV)による3D積層技術とも組み合わせることができます。

AIコンピューティングでは高い性能とエネルギー効率が求められることから、パッケージング技術のイノベーションに拍車がかかっています。こうしたアプリケーションでは、多数のコアと広帯域メモリを密に配置することで、コアを出入りするデータの流れをより高速化することができます。このほか先進的なスマートフォンなどの高性能モバイル機器では、TSV、インターポーザや再配線層を利用する FOWLP(ファンアウト ウェーハレベルパッケージング)などの高度なパッケージング技術を通じて、コンピューティングとメモリを最小のフォームファクタに集積することが可能となります。

May 05 2021

Introducing Breakthroughs in Materials Engineering for DRAM Scaling

Read full story

Apr 27 2021

DRAM Scaling Requires New Materials Engineering Solutions

Read full story

Apr 03 2021

Taking a Second Look at “AI”

Read full story